2.5.1　總線操作

　　1.總線

　　計(jì)算機(jī)總線是計(jì)算機(jī)各部件之間傳遞信息的通道。按總線在微機(jī)系統(tǒng)中的位置，可分為以下三類。

　　（1）內(nèi)部總線：CPU芯片與其他芯片之間的連線。

　�。�2）系統(tǒng)總線：各集成電路板之間的連線。

　�。�3）外部總線：微機(jī)系統(tǒng)與其他設(shè)備之間的連線。

　　系統(tǒng)總線在微機(jī)系統(tǒng)中占有重要的位置，對(duì)系統(tǒng)總線的要求是規(guī)格化、可通用，并服從某一總線標(biāo)準(zhǔn)。有關(guān)總線的詳細(xì)介紹見第8章。

　　2.總線的操作

　　微機(jī)系統(tǒng)各部件之間的信息交換是通過總線操作周期完成的，一個(gè)總線周期通常分為四個(gè)階段：

　�。�1）總線請(qǐng)求和仲裁階段：當(dāng)有多個(gè)模塊提出總線請(qǐng)求時(shí)，必須由仲裁機(jī)構(gòu)仲裁，確定將總線的使用權(quán)分配給哪個(gè)模塊。

　　（2）尋址階段：取得使用總線權(quán)的模塊，經(jīng)總線發(fā)出本次要訪問的存儲(chǔ)器或I/O端口的地址和有關(guān)命令。

　�。�3）傳送數(shù)據(jù)階段：主模塊（指取得總線控制權(quán)的模塊）與其他模塊之間進(jìn)行數(shù)據(jù)的傳送。

　�。�4）結(jié)束階段：主從模塊將有關(guān)信息從總線上撤除，主模塊交出總線的控制權(quán)。

　　3.時(shí)鐘周期、總線周期和指令周期

　�。�1）時(shí)鐘周期：微處理器執(zhí)行指令的最小時(shí)間單位，又稱T狀態(tài)。它通常與微機(jī)的主頻有關(guān)。

　�。�2）總線周期：CPU對(duì)存儲(chǔ)器或I/O端口完成一次讀/寫操作所需時(shí)間。例如：IBM　PC/XT的基本總線周期由4個(gè)時(shí)鐘周期T1～T4組成，80486的基本總線周期由T1和T2兩個(gè)時(shí)鐘周期組成。當(dāng)外設(shè)速度慢時(shí)，可插入等待周期Tw。

　　（3）指令周期：CPU執(zhí)行一條指令所需的時(shí)間。指令周期由若干個(gè)總線周期組成，不同指令執(zhí)行的時(shí)間不同；同一功能的指令，尋址方式不同時(shí)，所需的時(shí)間也不同。

　 　微處理器執(zhí)行不同指令時(shí)，時(shí)間有很大的差別，但每條指令都有各自固定的時(shí)序?qū)��?yīng)。大多數(shù)指令由存儲(chǔ)器讀/寫、I/O端口讀/寫、中斷響應(yīng)等基本的總線周 期組成。總線的時(shí)序是指與完成總線的操作有關(guān)的地址線、數(shù)據(jù)線、控制信號(hào)和時(shí)鐘信號(hào)相互之間的定時(shí)關(guān)系，一般可用時(shí)序圖來表示。

　　2.5.280486的總線操作時(shí)序

　　80486支持多種數(shù)據(jù)傳輸，以滿足高性能系統(tǒng)的需要。總線操作有：單周期或多周期、突發(fā)或非突發(fā)、可高速緩存或不可高速緩存等；傳送的數(shù)據(jù)可以是8位、16位或32位。這里僅對(duì)幾種重要的總線周期進(jìn)行說明。

　　1.不可高速緩存的非突發(fā)單周期

　 　非突發(fā)單周期是由RDY有效信號(hào)結(jié)束的總線周期。不可高速緩存的非突發(fā)單周期的讀周期和寫周期均含有兩個(gè)時(shí)鐘周期，稱之為基本的2-2總線周期，時(shí)序如 （a）所示（Ti表示空閑周期）。CPU在第一個(gè)時(shí)鐘周期T1輸出低電平信號(hào)ADS，表明地址總線上輸出的地址信號(hào)和總線周期定義信號(hào)有效。在第二個(gè)時(shí)鐘 周期T2結(jié)束時(shí)，CPU采樣RDY信號(hào)。如RDY信號(hào)為低電平，表示數(shù)據(jù)讀/寫完成，并結(jié)束當(dāng)前總線周期；如RDY信號(hào)為高電平，表示數(shù)據(jù)讀/寫未完成， 則需要插入等待狀態(tài)T2周期，并在該周期結(jié)束時(shí)，采樣RDY信號(hào)為低電平，表示數(shù)據(jù)讀/寫完成，結(jié)束當(dāng)前總線周期。這種方式的讀/寫周期均由3個(gè)時(shí)鐘周期 構(gòu)成，稱之為基本的3-3周期，時(shí)序如（b）所示。事實(shí)上，只要CPU采樣RDY信號(hào)無效，就可以在總線周期中插入任意個(gè)等待狀態(tài)周期，直到采樣RDY信 號(hào)為低電平時(shí)，結(jié)束當(dāng)前總線周期。

　　2.不可高速緩存的非突發(fā)多周期

　　不可高速緩存的非突發(fā)多周期時(shí)序。CPU在第 一個(gè)數(shù)據(jù)讀周期的T2內(nèi)，若BLAST輸出高電平，指示外部系統(tǒng)，這是一次多周期傳輸。在該T2結(jié)束時(shí)，CPU采樣RDY為低電平，讀入數(shù)據(jù)；在第二個(gè)數(shù) 據(jù)讀周期的T2內(nèi)，若BLAST輸出低電平，指示外部系統(tǒng)結(jié)束多周期傳輸，否則重復(fù)上述過程；在每個(gè)讀周期的T2結(jié)束時(shí)，采樣RDY為低電平并讀入數(shù)據(jù)， 直到結(jié)束。KEN在整個(gè)數(shù)據(jù)傳輸過程中保持高電平，以表示是不可高速緩存的周期。64位浮點(diǎn)裝入或128位預(yù)取的內(nèi)部請(qǐng)求必須占用多周期；外部系統(tǒng)每次只 傳輸8位或16位數(shù)據(jù)時(shí)，也可能需要多周期。

　　3.不可高速緩存的突發(fā)周期

　　對(duì)需要多周期傳輸?shù)娜魏我�求�?0486都可以接受突發(fā)周期。如果在第一個(gè)數(shù)據(jù)讀周期，外部系統(tǒng)送回的有效信號(hào)是BRDY而不是RDY，則將多周期數(shù)據(jù)傳輸?shù)恼?qǐng)求轉(zhuǎn)換成一個(gè)突發(fā)周期，時(shí)序。